אנחנו מחפשים Digital Verification engineer לחברה גלובלית ענקית היושבת בתל אביב.
הצטרפו לצוות חדשני המפתח פתרונות פורצי דרך לתחום המערכות מולטי-מצלמה וחיישנים. אנו מחפשים מהנדסים מוכשרים המוכנים להתמודד עם אתגרים טכניים מורכבים ולקדם פריצות דרך טכנולוגיות.
במסגרת התפקיד:
אחריות על מחזור חיים מלא של הוריפיקציה - החל משלב התכנון ועד ביצוע בדיקות, איסוף וסגירת כיסוי.
תכנון האימות של בלוקים דיגיטליים מורכבים, המכילים מעבדים משובצים, על ידי הבנה מלאה של מפרט התכנון ואינטראקציה עם מהנדסי תכנון ותוכנה לזיהוי תרחישי אימות חשובים.
בניית סביבת אימות אוטומטית מבוססת Constrained-Random בשפת SystemVerilog, תוכניות C / C ++ ושפות סקריפט.
זיהוי וכתיבת כל סוגי מדדי הכיסוי עבור גירויים ומקרי קצה.
איתור תקלות (Debug) מול מהנדסי תכנון.
שיתוף פעולה הדוק עם מהנדסי תכנון ואימות בפרויקטים פעילים וביצוע אימות מעשי.
סגירת מדדי כיסוי לזיהוי חורים באימות והתקדמות לקראת tape-out.
דרישות:
תואר ראשון בהנדסת אלקטרוניקה
לפחות שנה ניסיון בתור מהנדס/ת אימות
ידע במתודולוגיות אימות, כלים וטכניקות (סימולציות, כיסוי, Assertions, Formal ועוד)
ידע רחב בשפות SystemVerilog ו-Verilog
שליטה בסביבת Unix ושפות סקריפט: Python, Tcl, C Shell, PERL
ידע בסיסי בתכנות C / C ++
גישה מתודולוגית לבניית סביבת אימות ותכניות בדיקה
גישה מתודולוגית לתכנון וביצוע משימות אימות
יכולת עבודה בצוות
יתרון: ניסיון באימות של מעבדים משובצים ( Embedded Processor Verification) המשרה מיועדת לנשים ולגברים כאחד.