לוח משרות דרושים &nbsp;ASIC / VLSI בשרון

משרות חברה

לוח ללקוחות VIP

בלבד

דיווח על תוכן לא הולם או מפלה

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

4 ימים

VLSI Backend Team Leader

Location: Ra'anana

Job Type: Full Time

We are seeking a highly skilled and motivated VLSI Backend Team Leader to join and lead our dynamic team.
As part of this position, you will lead a team of experienced engineers working on parallel projects, and play a crucial role in the design and implementation of complex designs, flow development, and the latest technology node bring-up and integration.
The Backend team leader will be required to do 50% hands on work and 50% managerial work.

Requirements:
B.Sc. / M.Sc. in Electrical Engineering from a leading institute
At least 10 years of experience as a VLSI Backend Engineer
In-depth knowledge of Synthesis, P&R, and STA flows
Hands-on experience of full RTL to GDS-II flow for complex designs
Experience in development in advanced nodes (7nm and below)
Experience in scripting using TCL and Python.
Advantage:
Previous managerial experience - not a must.
Top-level integration experience for multi-partition SOC.
In-depth knowledge of RTL (Verilog/System Verilog)
Personality:
Self-motivated and self-directed, proactive
Ability to achieve results in a fast-moving, agile flow, and dynamic environment, both locally and across the organization
Ability to troubleshoot and analyze complex problems
Excellent communication skills, both verbally and in writing
Team player.

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8618692

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

5 ימים

VLSI Verification Team Leader

Location: More than one

Tel Aviv-Yafo

Netanya

Haifa

Job Type: Full Time

We are looking for highly motivated engineers who love the challenges and the opportunity of a small company.
Join us and be a part of a small and dynamic team, which revolutionizes the parallel processor architecture.

Requirements:
BSc in Electronics Engineering or Computer Science
10+ Years of industry experience in verification, full chip dev. cycle.
2+ years of experience in leading a team of engineers (including technical and personal mentoring, etc.)
Experience with System Verilog and UVM methodology - MUST
Advantages:
M.Sc. in Electronics Engineering or Computer Science
Working experience with Formal verification
Scripting skills in Python/Perl/shell
Hands-on experience with two or more of the following :
PCIE (Gen5 and above).
DDR (v4 and above).
AMBA protocol family, (inc. AXI4+, ACE/CHI)
ARM core architecture.

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8616469

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

5 ימים

VLSI Design Engineer

Location: More than one

Tel Aviv-Yafo

Netanya

Haifa

Job Type: Full Time

we are looking for a VLSI Design Engineer.

Requirements:
BSc in Electronics Engineering.
7+ Years of industry experience in VLSI Design.
Acquaintance with all aspects of chip development.
Familiar with Design/Verification tools and methodologies.
Experience with Verilog RTL coding and Verification support.
Experience with Synthesis flows - an advantge.
Highly Motivated, Independent and responsible.
Team Player and with excellent interpersonal skills.
Experience with DDR IPs - An Advantage
Experience with DDR 5 and up IPs - A Huge Advantage

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8616375

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

5 ימים

Senior VLSI Architect High-Speed /Low-Power Interfaces (6310)

Location: Hod Hasharon and Haifa

Job Type: Full Time

This position can be located in Haifa or Hod HaSharon
Be part of a team responsible for designing the next generation of mobile devices. The position includes responsibility for system analysis and SW/HW architecture design for high-speed and low-power interfaces, networking algorithms, or audio processing. This job requires a collaboration with multiple engineering teams in various geographical locations to define requirements, interfaces, interaction between SW and HW blocks, performance analysis, and more.

Requirements:
Minimum Qualifications:
4+ years of Systems Engineering or related work experienc
Knowledge and experience in high-speed interfaces, such as PCIe, Storage, Networking, Automotive interfaces
Several years of experience in ASIC design and development
Participation in standards organizations might be required by this position
Familiarity with VLSI and system -on-a-chip principles, operation, and internals Preferred Qualifications:
Advantage to experience with ARM based SOC Real-Time systems, SW architecture, and SW Drivers, Advantage to Linux and Android
Good communication skills across engineering disciplines, both verbally and in writing in Hebrew and English Education Requirements Required:
Bachelor's, Electrical Engineering, or equivalent experience
Preferred: Master's, Electrical Engineering, or equivalent experience

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8615621

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

Physical Design Technical Leader

Location: Tel Aviv-Yafo and Caesarea

Job Type: Full Time

You'll handle all aspects of chip design, including Definition, Physical Synthesis, Place and Route, Optimization, Timing Closure, Design Floor Planning.

Requirements:
A VLSI Design with extensive experience in backend design
B.Sc./M.Sc. in Electrical Engineering.
Strong understanding of Place & Route flow.
7+ years of hands-on experience in a relevant domain

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596065

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

Senior CAD Engineer

Location: Tel Aviv-Yafo and Caesarea

Job Type: Full Time

You'll be joining our Physical Design team within Silicon One, which is responsible for the entire backend methodology and flow development from RTL to GDS. This is a critical part of the group leading the development of high-quality VLSI designs.

Our Backend Engineers handle all aspects of chip design, including Definition, Physical Synthesis, Place and Route, Optimization, Timing Closure, Design Floor Planning.

You will be the tech lead for CAD within the team, leveraging your extensive backend and physical design experience to drive the development, optimization, and innovation of CAD methodologies and tools, ensuring the highest quality and efficiency in our chip design flows from RTL to GDS.

We demonstrate the latest silicon technologies and processes to build the largest-scale and most complex devices, pushing the boundaries of feasibility.

Requirements:
A VLSI Design Engineer with extensive experience in backend design
B.Sc./M.Sc. in Electrical Engineering or Computer Engineering with relevent background.
5+ years of hands-on experience in a relevant domain
Strong understanding of Place & Route flow

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596063

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

CAD Engineer

Location: Tel Aviv-Yafo and Caesarea

Job Type: Full Time

You'll be joining our Physical Design team within Silicon One, which is responsible for the entire backend methodology and flow development from RTL to GDS. This is a critical part of the group leading the development of high-quality VLSI designs.

Our Backend Engineers handle all aspects of chip design, including Definition, Physical Synthesis, Place and Route, Optimization, Timing Closure, Design Floor Planning.

You will be leveraging your backend and physical design experience to drive the development, optimization, and innovation of CAD methodologies and tools, ensuring the highest quality and efficiency in our chip design flows from RTL to GDS.

Requirements:
A VLSI Design Engineer with extensive experience in backend design

B.Sc./M.Sc. in Electrical Engineering or Computer Engineering with relevant background.

2+ years of hands-on experience in a relevant domain

Strong understanding of Place & Route flow

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596059

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

Physical Design Group Leader

Location: Tel Aviv-Yafo and Caesarea

Job Type: Full Time

As the Physical Design Group Leader, you will provide strategic and technical leadership to a team of engineers, guiding them through the entire chip design lifecycle. You will be responsible for the group's output, including Definition, Physical Synthesis, Place and Route, Optimization, Timing Closure, Design Floor Planning.

Requirements:
A VLSI Design with extensive experience in backend design

B.Sc./M.Sc. in Electrical Engineering.

Strong understanding of Place & Route flow.

10+ years of hands-on experience in a relevant domain

4+ years of proven Management or Technical Leadership experience.

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596057

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

Director, Hardware Engineering

Location: Tel Aviv-Yafo and Caesarea

Job Type: Full Time

* Manage and build a world class team managing ASIC design, micro-arch, SDC constraints and integration efforts of the project.
* Translate high level goals to measurable plans and milestones. Lead RTL design, quality checks, and manage schedule for on-time delivery of key IPs.
* Work with verification and physical design teams to achieve high quality design.
* Interface with IP teams and manage schedule and delivery of IPs for successful TO.
* Guide and mentor junior engineers as required.
* Hire and retain tier one engineers and foster teamwork with cross functional collaboration.
* Build a culture of execution excellence coupled with innovation.
* Build a team of hard-working and passionate leaders as we scale.
* Maintain close interactions with NPI, Packaging, DFT, Architecture teams.
* Own power, performance and area optimization of design.

Requirements:
* 12+ years minimum of hands-on experience in ASIC design.
* BSc in Electrical Engineering or Computer Science or equivalent industry experience.
* Demonstrable experience as a leader for large ASIC developments in advanced process nodes.
* Drive ASIC design methodology and flow from concept to release.
* Expert understanding of both FE and BE ASIC flows.

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596055

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

Senior ASIC Design Verification Engineer

Location: Tel Aviv-Yafo and Caesarea

Job Type: Full Time

Review micro-architecture specifications

Supervise verification team members and provide professional guidance

Implement Verification environment UVM based

Collaborate with Design engineers to resolve bugs and achieve coverage closure

Work with the firmware/Lab teams to verify chip flows

Perform debug, root-cause analysis, and post-silicon validation in the lab

Requirements:
B.Sc./M.Sc. in Electrical Engineering from a top university

5+ years of experience in the filed

knowledge with UVM and functional verification methodologies

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596047

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

Logic Design & Verification Engineer

Location: Caesarea

Job Type: Full Time

Write and review micro-architecture specifications
Implement RTL (Verilog/SystemVerilog) to meet timing, performance, and power requirements
Contribute to full chip integration, timing methodology, and analysis
Collaborate with verification engineers to resolve bugs and achieve coverage closure
Work with the physical design team to close timing and PnR issues
Support design methodology evolution and best practices
Perform debug, root-cause analysis, and post-silicon validation in the lab

Requirements:
B.Sc./M.Sc. in Electrical Engineering from a top university
3+ years of experience in a relevant field
RTL design experience
Familiarity with UVM and functional verification methodologies

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596040

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

DFT Intern - ASIC Student - Israel - ETR

Location: Tel Aviv-Yafo and Caesarea

Job Type: Full Time

The Design for Test (DFT) team is part of the design group, which focuses on logic design, RTL development, and running verification tests. Their main role is to design test structures embedded within the chip to ensure proper functionality after manufacturing. The goal is to detect potential manufacturing defects with maximum efficiency and filter out faulty units before they reach the market.

The ideal candidate is friendly, social, easygoing, with a good sense of humor, and has the ability to learn independently. They should be located in central\north Israel (Tel-Aviv\Caesarea). Strong independent work skills and job stability are important.

What You'll Do

Work in a small, agile team with an intimate atmosphere that offers direct mentoring and broad professional growth. Insert DFT logic, perform synthesis, and run Automatic Test Pattern Generation (ATPG) to ensure hardware testability. Execute Gate Level Simulations, timing checks, and DRC checks to maintain rigorous design integrity and performance standards. Run regressions and perform deep-dive debugging on simulation failures as part of the core verification process.

Requirements:
B.Sc or M.Sc Electrical/Computer Engineer student from leading Israeli Universities with average grades above 85.

Team players who enjoy big challenges.

People who can quickly ramp on multiple, interdisciplinary domains.

The position is suitable for students finishing their second or third year.

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596034

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

Senior Logic Design & Verification Engineer

Location: Caesarea

Job Type: Full Time

Requirements:
B.Sc./M.Sc. in Electrical Engineering from a top university
5+ years of experience in a relevant field
RTL design experience
Familiarity with UVM and functional verification methodologies

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596026

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

Verification Engineer

Location: Caesarea

Job Type: Full Time

Develop advanced verification environments using SystemVerilog and UVM
Write, run, and debug testbenches to ensure complete functional coverage
Drive pre-silicon and in-lab debug activities to resolve complex issues
Collaborate with RTL, architecture, and physical design teams to achieve design closure
Support methodology development, scripting, and automation to enhance productivity

Requirements:
6+ years of experience in digital logic design verification
Advanced knowledge of SystemVerilog and UVM
Strong debug skills both pre-silicon and in-lab

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596022

שירות זה פתוח ללקוחות VIP בלבד

שמך המלאמה השם שלך?

מייל

תיאור

שליחה

תודה על שיתוף הפעולה

מודים לך שלקחת חלק בשיפור התוכן שלנו :)

המשרה נמחקה

תוכל לצפות בה בדף המשרות שלי

המשרה הוחזרה לרשימת תוצאות החיפוש

האם תרצה להסיר את המשרה מרשימת

המשרות השמורות שלך?

כן לא

אירעה שגיאה בשליחת פרטיך למשרה

29/03/2026

Senior Asic Design

Location: Caesarea

Job Type: Full Time

We leverage cutting-edge silicon technologies and methodologies to develop the largest-scale and most advanced devices, pushing the boundaries of whats possible.
Write and review micro-architecture specifications
Implement RTL (Verilog/SystemVerilog) to meet timing, performance, and power requirements
Contribute to full chip integration, timing methodology, and analysis
Collaborate with verification engineers to resolve bugs and achieve coverage closure
Work with the physical design team to close timing and PnR issues
Support design methodology evolution and best practices
Perform debug, root-cause analysis, and post-silicon validation in the lab

Requirements:
B.Sc./M.Sc. in Electrical Engineering from a top university
RTL design experience
Familiarity with UVM and functional verification methodologies

This position is open to all candidates.

עדכון קורות החיים לפני שליחה

8596019

שירות זה פתוח ללקוחות VIP בלבד