רובוט
היי א אי
stars

תגידו שלום לתפקיד הבא שלכם

לראשונה בישראל:
המלצות מבוססות AI שישפרו
את הסיכוי שלך למצוא עבודה

חומרה - וריפיקציה

מסמך
מילות מפתח בקורות חיים
סימן שאלה
שאלות הכנה לראיון עבודה
עדכון משתמש
מבחני קבלה לתפקיד
משרות על המפה
 
בדיקת קורות חיים
VIP
הפוך ללקוח VIP
רגע, משהו חסר!
נשאר לך להשלים רק עוד פרט אחד:
 
שירות זה פתוח ללקוחות VIP בלבד
AllJObs VIP

חברות מובילות
כל המידע למציאת עבודה
להשיב נכון: "ספר לי על עצמך"
שימו בכיס וצאו לראיון: התשובה המושלמת לשאלה שמצ...
קרא עוד >
לימודים
עומדים לרשותכם
חברות מגייסות
מיין לפי: מיין לפי:
הכי חדש
הכי מתאים
הכי קרוב
טוען
סגור
לפי איזה ישוב תרצה שנמיין את התוצאות?
Geo Location Icon

משרות בלוח החם
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
 
משרה בלעדית
לפני 12 שעות
דיאלוג
דרושים בדיאלוג
מיקום המשרה: מספר מקומות
סוג משרה: משרה מלאה
לחברה גלובלית ותיקה העוסקת בפיתוח וייצור של רכיבים זעירים עבור תעשיית המכשור הרפואי, דרוש/ה Process Validation engineer.
מתעסקים בעיקר בעיבוד, חיתוך, קידוח וריתוך בלייזר.
במסגרת התפקיד, אחריות על תכנון, תיאום וביצוע פעילויות ולידציה, במטרה להבטיח שתהליכי הייצור מייצרים באופן עקבי מוצרים העומדים בתקני איכות מוגדרים מראש. תפקיד זה כולל פיתוח פרוטוקולי ולידציה, ניתוח נתונים והכנת דוחות מקיפים בהתאם לדרישות רגולטוריות ואיכות (כגון FDA, ISO 13485).
יושבים באזור השרון
דרישות:
2-5 שנות ניסיון ב-NPI ובוולידציה בתעשיית המכשור הרפואי או התרופות
ידע חזק בעקרונות ולידציה ותקנים רגולטוריים (כגון 21 CFR Part 820, ISO 13485)
ניסיון עם כלים וסטטיסטיקה תוכנתית (כגון Minitab) יתרון
אנגלית ברמה גבוהה
תואר ראשון בהנדסה (מכונות, ביו-רפואה, כימיה או תחום רלוונטי אחר)
תואר שני יתרון המשרה מיועדת לנשים ולגברים כאחד.
 
עוד...
הגשת מועמדות
עדכון קורות החיים לפני שליחה
8251071
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
 
משרה בלעדית
1 ימים
Experis Software
דרושים בExperis Software
מיקום המשרה: תל אביב יפו
דרוש/ה מהנדס/ת אימות קושחה (Firmware Verification engineer )
לתפקיד מרתק בחברה גלובלית מובילה בתל אביב, העוסקת בפיתוח חיישני תמונה חדשניים למצלמות של סמארטפונים מהשורה הראשונה.

מה בתפקיד?
ביצוע ולידציה מעמיקה לקושחה ולמערכות משולבות חומרה - תוכנה
פיתוח והרצה של תכניות בדיקה ואוטומציה ב- Python
עבודה צמודה עם מהנדסי FW ואלגוריתמים לזיהוי ופתרון באגים
פיתוח תשתיות בדיקה על גבי סימולטורים/אימולטורים (Palladium, FPGA)
דרישות:
לפחות 2 שנות ניסיון בתחום הוריפיקציה/בדיקות לקושחה או מערכות Embedded.
ניסיון בפיתוח אוטומציה ב- Python
תואר ראשון בהנדסת חשמל/ מדמ"ח /תחום רלוונטי
ידע ב- C חובה
יכולת למידה מהירה ומוטיבציה גבוהה המשרה מיועדת לנשים ולגברים כאחד.
 
עוד...
הגשת מועמדות
עדכון קורות החיים לפני שליחה
8241474
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
3 ימים
אומגה - Omega Israel
דרושים באומגה - Omega Israel
מיקום המשרה: תל אביב יפו
דרוש/ה מהנדס/ת וריפקציה בכיר המנוסה בסביבות(UVM (Universal Verification Methodology SystemVerilogai.
היחידה מציעים הזדמנות להשתלב בארגון דינמי, עם אפשרויות קידום והתפתחות מקצועית.
הצטרפות לצוות שלנו משמעותה עבודה בסביבה מאתגרת וטכנולוגית עם דגש על פיתוח ועול מתמידים.
היחידה מחפשים מהנדס וריפקציה בכירים מנוסים ומוכשרים שיצטרפו לצוות ההנדסה והפיתוח שלנו ויובילו בתחום הווריפקציה. בתפקיד זה אחראים על איתור ופתרון אתגרים טכנולוגים, ניהול ציר והכוונה של ציר הוריפיקציה בפרויקטים חדשניים, שיפור ופיתוח מתודולוגיות עבודה לתחום, חניכה וליווי של מהנדסים מוכשרים.
דרישות:
בעל תואר אקדמי ראשון או הנדסה בתחוםהמדעים המדויקים.(עדיפות לתואר ראשון בהנדסת חשמל או במדעי המחשב)
בעל ניסיון של 3 שנים לפחות בתכן VLI או FPGA ובסימולציות של צ'יפים.
בעל ניסיון של שנתיים לפחות בניהול צוות או הובלת פרו?יק?ט.
ניסיון בתחום ווריפקציה עם UVM - לפחות 7 שנות ניסיון.

המשרה מיועדת לנשים וגברים כאחד המשרה מיועדת לנשים ולגברים כאחד.
 
עוד...
הגשת מועמדות
עדכון קורות החיים לפני שליחה
8097777
סגור
שירות זה פתוח ללקוחות VIP בלבד
לוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
לפני 7 שעות
Location: Tel Aviv-Yafo and Haifa
Job Type: Full Time
we are looking for a Design Verification Engineer, CPU, Google Cloud
As a CPU Design Verification Engineer, you will work as part of a Research and Development team, and you will build verification components, constrained-random testing, system testing, and verification closure. As part of our server chip design team, you will verify digital designs. You will collaborate closely with design and verification engineers in projects and perform direct verification. You'll build efficient and effective constrained-random verification environments that exercise designs through their corner-cases and expose all types of bugs. You will manage the full lifecycle of verification which can range from verification planning, test execution or collecting, and closing coverage.

Responsibilities
Plan the verification of digital design blocks by fully understanding the design specification and interacting with design engineers to identify important verification scenarios.
Create and enhance constrained-random verification environments using SystemVerilog/UVM, or Specman.
Identify and write all types of coverage measures for stimulus and corner-cases.
Debug tests with design engineers to deliver functionally correct design blocks.
Lead coverage measures to identify verification holes and to show progress towards tape-out.
Requirements:
Bachelor's degree in Electrical Engineering or equivalent practical experience.
3 years of experience verifying digital logic at RTL level using SystemVerilog, or Specman/E for FPGAs or ASICs.
Experience verifying digital systems using standard IP components/interconnects (microprocessor cores, hierarchical memory subsystems).
Experience creating and using verification components and environments in standard verification methodology.

Preferred qualifications:
Masters degree in Electrical Engineering, Computer Science, or related field.
Experience with UVM, SystemVerilog, or other scripting languages (e.g. Python, Perl, Shell, Bash, etc.).
Experience with CPU implementation, assembly language, or compute System on a Chip (SOC).
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8258041
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
לפני 7 שעות
Location: Tel Aviv-Yafo and Haifa
Job Type: Full Time
we are looking for a Senior Formal Verification Engineer, Google Cloud
Responsibilities
Plan the formal verification strategy and create the properties and constraints for digital design blocks.
Utilize formal property verification tools combined with formal verification closure techniques to verify properties.
Resolve difficult to verify properties, and contribute improvements to methodologies to enhance formal verification results.
Architect and implement reusable formal verification components.
Requirements:
Bachelor's degree in Electrical Engineering, Computer Science, or equivalent practical experience.
8 years of experience working in main interconnects, Direct Memory Access (DMA), controllers, and power management.
Experience capturing design specification in a temporal assertion language (e.g., SVA or PSL).

Preferred qualifications:
Master's degree or PhD in Electrical Engineering or Computer Science, or a related technical field.
Experience with scripting languages (e.g., Python).
Experience working with one or more formal verification tools, such as JasperGold, VC Formal, Questa Formal, or 360-DV.
Knowledge of formal verification algorithms.
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8258000
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
לפני 7 שעות
Location: Tel Aviv-Yafo and Haifa
Job Type: Full Time
As an Executive CPU Design Verification Engineer, you will be a part of Research and Development team to verify digital designs, develop constrained-randomn test environments and drive system testing to closure. You will collaborate with design and verification teams, manage the verification life-cycle and uncover bugs through rigorous corner-case testing.
Responsibilities
Plan and execute the verification of digital design blocks by understanding specifications and working with design engineers to define key verification scenarios.
Develop and refine random verification environments using SystemVerilog/UVM or Specman to ensure effective test coverage.
Define and implement various coverage measures to capture stimulus and corner-case scenarios.
Collaborate with design engineers to debug tests and ensure functional correctness of design blocks.
Drive coverage analysis to identify verification gaps and demonstrate progress towards tape-out.
Requirements:
Bachelor's degree in Electrical Engineering or equivalent practical experience.
8 years of experience verifying digital logic at Register-Transfer Level (RTL) using SystemVerilog or Specman/E for Field Programmable Gate Arrays (FPGAs) or Application-specific integrated circuit (ASICs).
Experience with Central Processing Unit (CPU ) implementation, assembly language, or compute System on a Chip (SOC).
Experience verifying digital systems using standard IP components/interconnects (microprocessor cores, hierarchical memory subsystems).
Experience creating and using verification components and environments in standard verification methodology.

Preferred qualifications:
Masters degree in Electrical Engineering or Computer Science.
Experience with UVM, SystemVerilog, or other scripting languages (e.g., Python, Perl, Shell, Bash, etc.).
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8257881
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
לפני 8 שעות
Location: Tel Aviv-Yafo and Haifa
Job Type: Full Time
we are looking for a SoC Verification Technical Lead, Google Cloud
Responsibilities
Plan the verification strategy, identify the platform to validate reasoning components.
Define the test plan and strategy with stakeholders, including sign-off and exit criteria.
Plan and execute the verification of Internet Protocols (IPs) using dynamic verification and formal verification.
Requirements:
Bachelor's degree in Electrical Engineering, Computer Science, or equivalent practical experience.
10 years of experience in managing Design Verification (DV) team.
Experience with verifying units using formal and design verification methodologies.
Experience in verification methodologies, tools, and techniques.
Experience in leading technical teams and building cross-functional relationships.

Preferred qualifications:
Master's degree or PhD in Electrical Engineering or Computer Science.
Experience in working with one or more formal verification tools (e.g., JasperGold, VC Formal, Questa Formal, 360-DV).
Experience with verification techniques, and full verification life-cycle.
Experience in leading teams and delivering projects.
Excellent communication skills, with the ability to present technical concepts to audiences.
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8257792
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
לפני 8 שעות
Location: Tel Aviv-Yafo and Haifa
Job Type: Full Time
In this role, you will work as part of a Research and Development team. You will build verification components, constrained-random testing, system testing, and verification closure. You will verify digital designs and collaborate with design and verification engineers in projects and perform direct verification. You will build efficient and effective constrained-random verification environments that exercise designs through their corner-cases and expose all types of bugs. You will manage the full life-cycle of verification which can range from verification planning, test execution or collecting, and closing coverage.

Responsibilities
Plan the verification of digital design blocks by understanding the design specification and interacting with design engineers to identify important verification scenarios.
Create and enhance constrained-random verification environments using SystemVerilog or formally verify designs with Strategic Value Add (SVA) and industry leading formal tools.
Identify and write all types of coverage measures for stimulus and corner-cases.
Debug tests with design engineers to deliver functionally correct design blocks.
Close coverage measures to identify verification holes and to show progress towards tape-out.
Requirements:
Bachelor's degree in Electrical Engineering or equivalent practical experience.
4 years of experience working with design networking like Remote Direct Memory Access (RDMA) or packet processing and system design principles for low latency, throughput, security, and reliability.
Experience in creating and using verification components and environments in standard verification methodology.

Preferred qualifications:
Experience in verifying digital systems using standard Internet Protocol (IP) components or interconnects (e.g., microprocessor cores, hierarchical memory subsystems).
Experience in Transmission Control Protocol (TCP), IP, Ethernet, PCIE and Dynamic random-access memory (DRAM), Network on Chip (NoC) principles and protocols.
Experience in estimating performance by analysis, modeling, and network simulation in defining and driving performance test plans.
Experience with verification techniques, and the full verification life-cycle.
Experience with performance verification of ASICs and ASIC components.
Experience with ASIC standard interfaces and memory system architecture.
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8257714
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
Location: Tel Aviv-Yafo and Haifa
Job Type: Full Time
As a Design Verification Engineer, you will work as part of a Research and Development team building verification components, constrained-random testing, system testing, and verification closure. As part of our server chip design team, you will verify digital designs. You will collaborate with design and verification engineers in active projects and perform verification. You will be responsible for the full life-cycle of verification which can range from verification planning, test execution or collecting and closing coverage.

Responsibilities
Plan the verification of digital design blocks by fully understanding the design specification and interacting with design engineers to identify important verification scenarios.
Create and enhance constrained-random verification environments using SystemVerilog or formally verify designs with SystemVerilog Assertions (SVA) and industry leading formal tools.
Identify and write all types of coverage measures for stimulus and corner-cases.
Debug tests with design engineers to deliver functionally correct design blocks.
Apply close coverage measures to identify verification holes and to show progress towards tape-out.
Requirements:
Bachelor's degree in Electrical Engineering, Computer Engineering, Computer Science, a related field, or equivalent practical experience.
1 year of experience creating and using verification components and environments in standard verification methodology.
Experience verifying digital logic at Register Transfer Level (RTL) level using SystemVerilog or Specman/E for Field Programmable Gate Arrays or ASICs.

Preferred qualifications:
Masters degree in Electrical Engineering, Computer Science, or a related field.
Experience with Universal Verification Methodology (UVM), SystemVerilog, or other scripting languages (e.g., Python, Perl, Shell, Bash, etc.).
Experience with CPU implementation, assembly language or compute SOCs.
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8255894
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
4 ימים
מיקום המשרה: גבעת שמואל
סוג משרה: משרה מלאה
לחברת היי טק בגבעת שמואל דרוש/ה טכנאי/ת אלקטרוניקה בבדיקות דרג ד.
אינטגרציה ובדיקות עד רמת הרכיב של כרטיסים ומערכות משולבות לפי נהלי בדיקה
דרישות:
ניסיון של לפחות 3 שנים בתחום התעשייה בבדיקות, הרכבות והתקנת מערכות אלקטרוניות
--ניסיון בבדיקות בדרג ד.
נדרש ידע בעבודה עם ציוד בדיקה ספקטרום אנלייזר, נטוורק אנלייזר וסקופ
נדרשת יכולת כתיבת נהלי בדיקה לכרטיסים ומערכות משולבות
יכולת עבודה עצמאית ולימוד נושאים חדשים
נכונות לנסיעות לחול לצורך התקנת מערכות באתר הלקוח
עדיפות להיכרות עם מערכת Priority
עדיפות להיכרות עם מערכת Orcad
ידע בעבודה עם ציוד בדיקה ספקטרום אנלייזר, נטוורק אנלייזר וסקופ
נדרשת יכולת כתיבת נהלי בדיקה לכרטיסים ומערכות משולבות
שפות:עברית שפת אם. אנגלית ברמה סבירה הכוללת קריאה וכתיבה של ספרות טכנית המשרה מיועדת לנשים ולגברים כאחד.
 
עוד...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8251404
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
Location: Petah Tikva
Job Type: Full Time
[The Radar VLSI team is looking for an experienced Formal Verification Engineer to join us! This is a newly established team with a mission to integrate Formal Verification as a key methodology in Radar projects. Be part of a cutting-edge group designing chips for radar systems in ADAS and autonomous vehicles, where your expertise will have a significant impact.
What will your job look like:
You will verify unique and complex design blocks.
Help determine the Formal strategy and methodology for the team.
Explore new Formal methods and tools.
Requirements:
6+ years of experience in Formal Verification.
Strong debug skills.
In-depth knowledge of how Formal works.
Experience in System Verilog - Advantage.
Knowledge in Industry Standard protocols such as AXI/OCP/APB - Advantage.
Experience with multiple clock domains during cover block by Formal.
Knowledge of the following programming languages: Perl/Bash/Tcl/Python.
Experience with Hardware Verification concepts and tools (UVM).
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8232903
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
Location: Petah Tikva
Job Type: Full Time
The Radar VLSI team is looking for an experienced Formal Verification Engineer to join us! This is a newly established team with a mission to integrate Formal Verification as a key methodology in Radar projects. Be part of a cutting-edge group designing chips for radar systems in ADAS and autonomous vehicles, where your expertise will have a significant impact.
What will your job look like:
You will verify unique and complex design blocks.
Help determine the Formal strategy and methodology for the team.
Explore new Formal methods and tools.
Requirements:
4+ years of experience in Formal Verification.
Strong debug skills.
In-depth knowledge of how Formal works.
Experience in System Verilog - Advantage.
Knowledge in Industry Standard protocols such as AXI/OCP/APB - Advantage.
Experience with multiple clock domains during cover block by Formal.
Knowledge of the following programming languages: Perl/Bash/Tcl/Python.
Experience with Hardware Verification concepts and tools (UVM).
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8232880
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
Location: Haifa
Job Type: Full Time
Our EyeQ Platform Group (EPG) is seeking a motivated Formal Verification Engineer to join our team and contribute to development of hardware verification environments.
This position offers an opportunity to apply formal methods to verify the correctness of various complex digital systems.
This is an exciting opportunity to join a team of talented engineers, working cutting edge technologies in the field of autonomous vehicle.
What will your job look like:
Be the owner of formal verification environment from first draft to sign-off stage
Apply formal methods to verify the correctness of various complex digital systems
Work with HW architects\designers to define assumptions, rules and cover properties
Help define the formal verification methodology and environment to be applied by the team
Explore new Formal methods and Tools
Work with tools like Cadence JasperGold, Verisium manager, Xcelium, Indago
Analyze verification results, identify bugs, and collaborate with engineers to resolve design issues
Develop generic formal blocks\functions of commonly used logic, to be later used off the shelf.
Requirements:
BSc in electrical engineering, computer engineering, or computer science
Passion for the field of Formal Verification
3+ years of experience in Formal Verification
Understanding and mastering hardware description languages (HDLs) like Verilog/SystemVerilog and programming languages such as Python or C++
Strong analytical and problem solving skills
Ability to work independently and in a team-oriented environment
Participating in last semester Formal Verification course in the Technion - advantage.
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8230081
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
23/06/2025
Location: Yokne`am
Job Type: Full Time
We are looking for a talented VLSI Verification Engineer to join our team.
In this role, you will work on verifying complex ASIC designs, and collaborating with cross-functional teams to ensure silicon success.
You will define and implement verification strategies, debug failures, and contribute to the quality of our next-generation products.
Key Responsibilities:
Define verification plans and environment micro-architecture
Implement UVM-based verification environments
Debug and analyze failures at various stages of verification
Develop coverage models and metrics to assess design readiness
Support cross-functional teams (Analog, Backend, Production, etc.) on verification-related challenges.
Requirements:
B.Sc. in Electrical Engineering or related field
0-4 years of experience in VLSI verification
Experience with SystemVerilog or Specman (UVM is a plus)
Preferred Qualifications
Experience in any of the following is a plus
Formal or Functional Verification tools
FPGA design verification
Mixed-signal verification
Scripting & automation for verification flows.
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8227458
סגור
שירות זה פתוח ללקוחות VIP בלבד
סגור
דיווח על תוכן לא הולם או מפלה
מה השם שלך?
תיאור
שליחה
סגור
v נשלח
תודה על שיתוף הפעולה
מודים לך שלקחת חלק בשיפור התוכן שלנו :)
19/06/2025
Location: Tel Aviv-Yafo
Job Type: Full Time
SoC Verification Team leader at our company, you will play a pivotal role in our VLSI group, contributing to the development of cutting-edge AI chips.
If you are motivated and skilled in VLSI and excited about AI, we want to meet you!
Responsibilities
Lead and mentor a verification team, providing technical guidance and career development
Define and execute robust verification strategies for SoC and Neural Network processor blocks
Drive collaboration across architecture and design teams to ensure verification goals are met
Establish and monitor verification metrics, coverage targets, and quality standards
Oversee large-scale integration efforts and maintain UVM-based verification environments
Perform hands-on debugging, issue resolution, and continuous verification improvements
Work on complex, multi-IP testbenches to validate system functionality
Lead technical design reviews and verification planning sessions
Manage verification resources, schedules, and priorities to meet project deadlines
Report verification progress and key metrics to upper management
Optimize system flows to ensure designs meet specifications and performance targets.
Requirements:
B.Sc./M.Sc. in Electrical or Computer Engineering from a top-tier university
7+ years of experience in SoC verification or ASIC design, including 2+ years in a leadership role
Expertise in SystemVerilog and UVM verification methodology
Experience integrating 3rd party IPs into SoC designs
Hands-on experience working with complex, multi-IP testbenches
Strong analytical and problem-solving skills, with the ability to navigate ambiguity
Proven ability to manage verification teams and deliver complex SoC projects successfully
Hands-on technical experience in verification planning, coverage-driven verification, and debugging complex environments
Proficiency in scripting languages (Python, Perl, Tcl, Shell) for verification automation
Excellent leadership and communication skills, with the ability to collaborate across departments
Strategic thinker with the ability to develop verification strategies aligned with company goals
Advantages
Experience with emulation
Experience with ARM subsystems
Expertise in formal verification technique.
This position is open to all candidates.
 
Show more...
הגשת מועמדותהגש מועמדות
עדכון קורות החיים לפני שליחה
עדכון קורות החיים לפני שליחה
8223165
סגור
שירות זה פתוח ללקוחות VIP בלבד
משרות שנמחקו